IBM声称世界上第一个亚1纳米芯片技术

IBM 的新型芯片架构可以在人类指甲大小的芯片上集成近 1000 亿个晶体管，几乎是该公司上一代芯片技术晶体管密度的两倍。由此带来的芯片计算性能和能源效率的提高来自 IBM 所描述的用于 AI 数据中心的“世界上第一个亚 1 纳米芯片技术”。

IBM 研究院院长兼 IBM 院士 Jay Gambetta 在提前举行的媒体吹风会上表示：“这不仅仅是一个渐进的步骤，而是一次有意义的飞跃。”他将新的芯片技术描述为“预示着未来计算将变得更加强大，而无需相应增加能源。”值得解读一下“世界上第一个亚 1 纳米芯片技术”的含义，因为由于各种物理限制，用小于 1 纳米的晶体管和其他功能来构建可靠的功能芯片是不切实际的。相反，IBM 基本上声称其新的“nanostack”架构可以提供计算性能的改进，如果理论芯片可以用小于 1 纳米的物理特征构建，那么就可以实现预期的计算性能改进。具体来说，IBM 将其新芯片技术描述为在 0.7 纳米节点上构建，并将其命名为 7 埃节点，因为 1 纳米由 10 埃组成。但请记住，此类节点编号与 IBM 芯片功能的实际物理尺寸无关。

20 世纪 70 年代和 80 年代开发的老一代芯片的物理特征与尺寸与其芯片技术节点或工艺名称中的数字相匹配（例如在 180 纳米节点制造的芯片），但几十年来情况并非如此，对于采用 3 纳米或 2 纳米工艺制造的最新一代芯片来说当然也不是这样。为了克服现代芯片设计人员面临的物理缩放限制，IBM 的新型纳米堆叠架构以交错布局垂直堆叠晶体管，以将更多晶体管封装到同一芯片空间中。

Nanostack 架构建立在该公司之前开发的纳米片晶体管的基础上，为其 2021 年推出的 2 纳米芯片节点铺平了道路。IBM Nanostack 架构的基本单元由堆叠并粘合在一起的两个晶体管组成。每个晶体管由三个纳米片组成，每个纳米片的厚度均为 5 纳米，相当于约 15 排硅原子。每个纳米片之间也有大约 9 纳米的距离。根据 IBM 已发布的技术报告的预测，与 IBM 上一代 2 纳米节点芯片相比，Nanostack 架构可以使计算性能提高 50%，能源效率提高 70%。该公司在日本京都举行的 2025 年 IEEE 超大规模集成电路技术和电路研讨会上介绍了其纳米堆栈晶体管架构。

IBM 研究人员还在 VLSI 2026 研讨会上展示了 Nanostack 架构如何将静态随机存取存储器 (SRAM) 的扩展性能提高 40%。

SRAM 可实现快速但耗能的读写操作，这在许多人工智能应用中至关重要。存储器的改进是通过芯片的 SRAM 位单元（由六个晶体管组成的存储器存储单元）的交错通道设计实现的，该设计将整体单元高度降低了 40%，并使更多的 SRAM 能够被压缩到相同的芯片空间中。考虑到最近几代芯片技术中 SRAM 扩展能力急剧下降，这对于寻求支持 AI 工作负载的芯片设计人员来说可能是个好消息。例如，SRAM 尺寸在 3 纳米芯片一代和 2 纳米芯片一代之间仅提高了几个百分点，Gambe